（观察者网 讯）从台积电到阿斯麦尔（ASML），一段时间以来美国频频借助各种手段，将商业问题政治化，打压中国的半导体行业。但《日本经济新闻》在10月21日的一篇评论里指出，随着半导体技术的革新，以及中国科技的发展，未来半导体技术的大趋势，其实有利于中国。
《日经》：半导体科技发展趋势，有利于中国
原日本半导体巨头尔必达社长，现中国芯片制造商紫光集团的高级副总裁坂本幸雄，在文中对中国半导体行业的前景尤为乐观：“当今世界，后来者拥有更好的机会，赶上现在的领导者。”
他还在文中援引一名中国商界人士的话说：“中国科技行业的领袖们现在感谢特朗普，因为他帮助他们下定决心，自主开发技术。”
文章指出，历史上技术范式的改变，常常能为行业的新参与者创造机会。如今，坂本幸雄也从当今半导体行业的技术趋势中，看出了这种趋势。
晶体管小型化遇瓶颈，3D技术崛起
长期以来，半导体行业都受制于“摩尔定律”，即集成电路芯片上可以容纳的晶体管数目，大约每24个月便会增加一倍。但实际上，大约2005年前后，芯片表面晶体管和电路尺寸的缩小化之路遇到了瓶颈。当时，晶体管的尺寸已缩小至30纳米左右，而这一尺寸，是由一种叫做“栅极”（gate）的中央电极来衡量的。
随后，晶体管的小型化之路趋向缓慢。《日经》称，从32纳米到近期的10纳米，虽然芯片制造商一直在标榜芯片制程的缩小。但从2005年前后，这些数字不再是栅极的实际尺寸了。如今，所谓的“10纳米”或“7纳米”，只是芯片制造商的一种品牌标签。
例如，东京大学的平本俊郎教授就向《日经》表示，去年台积电制造的7纳米芯片，实际的栅极尺寸为18纳米左右。而这，已经与过去栅极尺寸也为32纳米的32纳米芯片，有了明显的偏差。
台积电生产的芯片 官方图
由于晶体管小型化的难度，以及成本都在不断上升，因此各大芯片制造商目前已转向一种三维技术，即利用传统晶圆表面上方的空间，将更多晶体管装载到芯片上。如今最先进的NAND闪存芯片，即在最底层的晶圆裸片上，堆叠了96至128层的集成电路。
随着层数的增加和芯片的增厚，晶体管的小型化过程在闪存领域发生了逆转。业内专家介绍称，如今闪存芯片的典型晶体管尺寸大约在22至 32纳米范围内，比几年前闪存芯片中使用的14纳米晶体管要大。